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설계 클럭 회로(Clock Curcuits) 설계시 고려사항

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작성자 ATSRO 댓글 0건 조회 8,754회 작성일 19-10-11 15:41

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1. 배치 (Placement)

- PCB 중심부 혹은 접지 stitch 위치(샤시접지)에 배치한다.
- 클럭이 다른 장치로 간다면, 클럭 트레이스를 종단과 함께 상호 연결에서 멀리 배치하라
- PCB 위에 직접, 크리스털과 발진기를 위치하고, 소켓을 사용하지 마라
- 클럭 영역에서는 클럭회로와 관련 트레이스만 배치하라
- 클럭회로 전체를 100% 에워 쌀 수 있는 패러데이 cage를 사용을 허가하라.
- 항상 발진기 모듈의 금속 케이스를 접지시키는 부가적인 전원을 제공하라.


2. 임피던스 제어 (Impedance Control)

- 마이크로스트립 구조와 스트립 구조가 있고, 패턴의 임피던스를 계산하여 사용한다.

- 프로그램상에서도 계산될 수 있다.

- 일반적으로 클럭 임피던스는 55~75 정도 사용한다.



3. 디커플링 (Decoupling)

- 클럭회로 부품은 콘덴서를 이용하여 RF 디커플링해야 한다.
 : 전원과 접지 간의 스위칭 에너지로 인하여 RF 잡음이 다른 회로에 영향을 줄 수 있다.

- 선택되어진 콘덴서의 자기 공진 주파수은 클럭 고조파 보다 더 높아야 한다.
 : 2ns 이하의 에지 레이트에서는 10~30MHz 범위의 자기 공진 주파수를 갖은 콘덴서를 선택한다.
 : 일반적으로 PCB는 200~400MHz에서 자기 공진을 일으킨다.

- 모든 클럭 영역에서 바이패스 콘덴서 뿐만아니라, 항상 적절한 고조파 RF 디커플링 콘덴서를 사용한다.
 : 전해 콘덴서는 고조파 디커플링에 비효율적이나, 전력선 필터에는 최적이다.
 : 디커플링 콘덴서는 주로 모노토닉-콘덴서, 세라믹-콘덴서를 주로 사용한다.

- 일반적으로, 클럭 주파수에 다섯 번째 고조파를 고려한다.(그 보다 높은 공진 주파수를 갖는 콘덴서 선택)


4. 트레이스 길이 (Trace Length)

클럭신호의 레이아웃 방법
1) 최소 길이의 트레이스 길이
2) 최소의 비아 사용
3) I/O 영역에 인접시킬 경우에는 기능성 분할을 시도하라.
4) 모든 클럭 선을 짧게한다.
5) 길어질 경우에는 전송이론을 사용하여 반사가 일어나지 않도록 터미네이션 한다.


5. 배선 층 (Routing Layers)

- 클럭과 주기성 신호는 하나의 평면이나 단일 영상 평면(이미지 플레인)을 가져야한다.

- 경로층 선택할 경우, 고려해야할 사항
1) 트레이스 경로 설정(어떤 층 사용할 것인가)
2) 설계층 사이의 Jumping
 3) 일정한 트레이스 임피던스 유지
- 경로 설정 층
- 층 Jumping : 비아 사용


6. 크로스 토크 (Crosstalk)

- 나란한 패턴간의 기생 인덕턴스와 기생 커패시턴스에 의해 신호가 결합되는 현상이다.

- 클럭뿐만 아니라 데이터, 어드레스, 제어 신호에도 생길 수 있다.
신호 품질에도 문제를 주지만, EMI의 주 원인이다.

- 나란한 트레이스 길이를 최소화하고, 나란한 트레이스는 최소한 3W 규칙을 지킨다.

- 크로스 토크 계산

방법1) 단위 : dBx, 기준값 : 간섭회로에서 간섭 받은 회로까지 90dB 손실
dBx = 90 - (dB로 표현된 누화결합 손실)


7. 부품 (Components)

- 주파수 생성 부품은 시스템의 타이밍 목적으로만 사용
- 사용하지 않은 핀들은 종단 혹은 그라운드, 접지에 접속하여 무효화 시킨다.
- 국부 접지판 사용
: 발진기 접지 핀은 RF 전류를 접지 시킬 수 있다.
- 90도 배선금지
- 단층, 양면 PCB에서는 가이드를 사용
= 다른 트레이스와 크로스 트크를 막아준다.
 = 회귀 전류 경로를 제공한다.
 = 최소의 신호-회귀 루프 영역을 제공한다.


8. 트레이스 분리와 3-W 규칙 (Trace Separation and the 3-W Rule)


- 적용대상
= 클럭, 주기성 신호(데이터 버스, 어드레스 버스, 제어 신호, I/O 신호)
 = 차동 pair 신호에서도 3-W 규칙을 사용하는 것이 좋다. (LVDS)


- 3-W 규칙 : 70%의 선속 한계
= 트레이스 간격은 트레이스 폭의 2배 이상 띄워 주야 한다.
즉, 회귀 전류 선 폭(Image Plane)은 트레이스 폭의 3배가 되는 것이다.


- 3-W 규칙 이점
= 트레이스간의 신호 결합을 최소화
= 신호 자속과 회귀 자속간의 적절한 소거에 의해서 자속의 요동이 없어진다.
 = 트레이스 사이의 크로스 토크 현상을 감소 시킨다.

- 10-W 규칙 : 98%의 선속 한계


****** 참고 문헌 (References)******
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2) Kaupp, H.R. 1967, April.
 "Characteristics of Mocrostrip Transmission Lines: IEEE Transactions." Vol. EC-16, No. 2.
3) National Semiconductor. 1996.
 LVDS Owner''s Manual.
4) IPC-D-317A. 1995, January.
 Design Guidelines for Electronic Packaging Utilizing High-Speed Techniques. Institute for Interconnecting and Packaging Electronics Circuits.
5) IPC-2141.1996, April.
 Controlled Impedance Circuit Boards and High Speed Logic Design. Institute for Interconnecting and Packaging Electronics Circuits.
6) Paul, C. R. 1984.
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9) Motorola, Inc.
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10) Johnson, H.W., and M.Graham. 1993.
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Old - 1''st Edition
1) Mardiguian, M. 1992
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2) Mororola, Inc.
 MECL System Design Handbook (#HB205) and Transmission Line Effects in PCB Applications (#AN1051)
3) Mororola, Inc.
 Transmission Line Effects in PCB Applications (#AN1051/D)
4) Dockey, R.W. and R.F. German. 1993. New techniquies for reducing PCB common-mode radiation.
 Proceedings of the IEEE International Symposium on Electromagnetic Compatibility: New York: IEEE, 344-339