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설계 EMI, Highspeed PCB 설계 개론

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작성자 ATSRO 댓글 0건 조회 4,203회 작성일 19-10-10 15:59

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▣ EMI 개론 ▣

◆ EMI 란 무엇인가?

과거에는 EMI 문제만 대두되었던것이 이제는 시대가 바뀌어 전자기기의 EMC(Electromagnetic Compatibility : 전자환경 적합성)이라는 확장된 개념으로 바뀌었으며 EMC는 EMI와 EMS의 두가지를 합친 상위 개념이다. 우리가 흔히 얘기하는 EMI는 Electromagnetic Interference의 약자로 전자파 방해를 허용치 이하로 최소화 하는 개념으로 대표적으로 미국 FCC Class A,와 B가 있다.

EMS는 Electrmagnetic Susceptibility로 EMI와는 정 반대의 개념으로 외부에서 전자 기기로 들어오는 외래 노이즈로부터의 오동작을 일으키지않는 내 노이즈성을 강화하는 개념 이다.
일반적으로 EMI를 좋게하면 EMS도 좋다고 생각 하지만, 전자파 노이즈 특성이 좋은 전자 기기가 반드시 외래 전자파 동작 특성이 좋다는 일반론은 위험하다.


◆EMI 대책 설계에 대한 일반적인 오해(?)

혹자는 PCB 설계만 잘(?)하면 마치 단번에 EMI가 해결 될걸로 착각(?) 하는데 참으로 답답한 일이 아닐수 없다. 무능 한 회로 설계자일수록 자신의 잘못은 인정하지 아니하고 PCB 디자이너 탓으로 돌리는 우매한 경우를 목격 할때 마다 가슴이 답답한 것은 저 혼자만의 생각은 아닐게다.

EMI 문제는 회로 설계, 부품 설계, PCB 설계, 부품 실장과 조립, 설치 등 총체적 으로 해결해나가는 것이 반드시 필요하며 그렇지 않을 경우에는 아무리 PCB 설계를 여러번 해도 해결 되지 않을 것이다.

최근, PCB EMI 시물레이터의 성능이 좋아 졌다지만 기본 이론적인 지식이 없이 단지 툴에만 의존 하여 하는것은 절대 금물(?)이며 이것은 무협지 에서 신비한 무기를 얻어 고수가 되지만 그 무기가 없으면 아무 힘도 못쓰는 리터엉(?) 고수와 다를게 없다. 진짜 무림의 고수가 되려면 내공과 외공을 연마하고 강호의 풍부한 실전 경험을 쌓아야지 만 되는 것처럼 탄탄한 이론과 PCB 실무 경험위에 시물레이터 까지 같이 써야지만 효율적으로 EMI란 고수를 쓰러 뜨릴수 있는 것이다.


◆ EMI 대책시 음미 해야 할것들...

회로 설계시에는 Critical Net가 어떤 것인지를 음미하고 이에 대한 적극적인 회로 설계상의 대책을 세워야 한다. 또한 부품의 선정에도 유의 해야 할것이다. 사용하는 부품에 따라서도 EMI 특성은 엄청(?) 달라 진다. 필요 하다면 케이스 실드 및 케이스 접지 까지도 적극적으로 생각 하고 가상 접지 포인트 까지도 생각 해야 한다.

또한 전자기기의 케이스 밖으로 나가는 커넥터류는 EMI 대책이 되어 있는 부품을 써야 하며 FLAT cable류는 가급적 twist type을 써야 한다.
배선이 불가피 하게 길어 져야 하는 critical net는 반드시 terminator가 있어야 함도 잊지 말고 기타 적절한 Damping 저항과 필터도 잊지말자. 그리고 고속 스위칭 회로일 경우는 FAN OUT을 가볍게 하는것도 중요 하다. 물론 바이패스 콘덴서야 말안해도 당연히 넣어야 할것 이다. 필요한 만큼....

전자기기의 EMI는 대부분 PCB의 Pattern(Line)이 안테나가 되어 공중에 방사되어 불필요한 전자파를 발생 시키는 것이므로, 이것을 억제한다는 것은 어떻게 하던지 도체 Pattern이 안테나의 역할을 못하게 하고, 안테나에 고주파 Energy를 공급하지 못하게 하는것이 관건이 된다. 또한 전원선에 유기되는 고주파 전압은, 전원과 Ground 사이에 고주파대의 전위차가 생겨서 발생되기 쉽기 때문에, 어떻게 하던지 전원과 Ground 를 강화해서 안정 시키는가 가 EMI 대책의 관건이 된다.

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★100MHz 이상의 HighSpeed PCB 설계시 주의사항 및 대처법★

아래의 각 사항들을 염두에 두고 PCB 설계를 한다면 HIGH SPEED PCB 설계 뿐만 아니라 EMI 까지도 감소 시키는 1석 2조의 효과를 거둘수 있다.

▶1. 등장배선:신호의 skew 없이 물리적인길이뿐아니라 L,C의 지연도 고려할 필요가 있다.

(신호선의 두께..) => delay를 고려할 때 크게 두가지가 있다. 순수 wave의 이동에 의한propagation delay와 pattern의 capacitance에 의한 RC-delay이다.통상적인 설계에서는 이 RC-delay성분을 빠뜨리기 쉬우나 실제로 step pulse에 대한 response를 본다면 Td = 0.4Tr 정도로 pattern의 RC-delay가 더 큰 것을 볼 수 있다. 따라서 실제 설계할 때에는 각각의 source-receiver의 loading까지 계산해서 timing 을 맞춰야 하므로 simulator의 도움을 받는 것이 timing fail을 줄일 수 있는 방법이다.


▶2. CLOCK Line을 짧게한다.

clock line을 설계할 때에는 먼저 timing설계를 하고 이를 기준으로 SI(signal integrity)를 개선하는 방향으로 하는 것이 좋다. timing이나 SI기준에 대한 정보가 없을 때에는 가능한 한 대칭형 (H-tree,T-분기)으로 짧게 하는 것이 기본이다. 주의할 점은 이 rule을 따랐을 때에 심각한 over/under shoot이 발생할 수 있다. 최소한의 terminator 공간은 두고 설계하는것이 좋다. 복잡한 timing 설계를 할때는추가의 active 소자를 사용하는
방법과 simulation이나 계산을 통한 guide line을 찾은 후 설계를 한다.


▶3. 기판단은 NoiseLevel이 높다.

기판단 근처에 고속신호을 통하게되면 GND면에 common ModeNoise가 발생한다.


▶4. 배선길이을 짧게한다.

공진,반사의 방지=>pattern의 R_L_C를 계산해서 공진 주파수가 Tr 주파수의 제 3고조파보다최소 100배 이상이 나와야 안정적인 board의 동작을 보장할 수 있다. 100MHz나 1GHz로 동작한다고 할 때 동작 주파수가 중요한 것이 아니라 rising 할 때의 주파수가 중요하다.
왜냐하면 high나 low level 자체에서는 DC가 되기 때문에 실제 AC 성분은 rising/falling time에 생긴다. 보통 100MHz로 동작 시킬 때에 rising time(10-90%)을1ns로 준다면 이 파형을 specctrum analyzer로 분석할 경우 제 3고조파가 energy의 80% 이상을 차지하고 있는 것을 볼 수 있다.
제5고조파이상은 0-10/90-100% 부위에 몰려 있는 것을 볼 수 있는데 이부분은 filter나 termination으로 제거 가능한 부분이다. 제 3 고조파는 보통 x2.5 정도를 하면 된다. 100MHz일경우 3,5,7,...의고조파성분이 함유된다.
(5배을 고려하여 500MHz일 경우)
100MHz의λ/4 ==750mm
500MHz의 λ/4 ==150mm
배선 길이가 λ/4 을 넘을경우 정재파가 발생 하고, 전자파에 의한 방사가 나타난다.


▶5. T분기 금지의 원칙.

신호의 Impedence가 변화하며,반사의 원인이 된다.
T 분기나 H-tree등과 같이 pattern의 분기는 impedance의 mismatching을 가져와 이로 인한 source쪽의 2번째 reflection이 분기점에서 가장가까운 receiver에 나타나게 되는데 이것 또한 여러가지 technique으로 줄일 수 있다.
분기를 사용하지 않고 only ECL구조로는 net를연결하기가 힘드므로 이런 분기형 구조를 사용해야 하는 경우에는각각의 분기에 의한 reflection을 서로 cancelling하도록 하거나 termination을 이용하면 사용하는데 무리가 없다.

▶6. 고속신호 에서는 최대한 Via를 줄인다.
Via에 의한 L성분 증가 방지 때문이다. 대부분 via에 의한 C성분보다는
L성분에 의한 영향이 더 큰 것 이다.
참고로 layer 변경시 가장 유념해야 할 점은 return current path를
지속적으로 확보해야 한다는 것이다. 따라서 제일 좋은 layer변경은 gnd plane을
사이에 두고 사용하는 것이고 두번째가 power plane, 근접한 signal plane간의
전환이며 worst case가 top to bottom이다. return current path가 끊기기
때문이다.


▶7. Driver와 전송선로 임피던스를 일치시킨다.

임피던스의 부정합에 의한 반사의 저감 => impedance mismatching에 의한 reflection을 감소시키는 가장 좋은 방법 이다. 하지만 이것은 현실적으로 어려움이 많다.왜냐하면 각사별 chip의 Driver output impedance는 최대 20ohm 이상씩 차이가 나고 또 Driver의 impedance에 pcb의 impedance를 맞추기가 어렵기 때문이다. 다른 이유는 Driver에 연결되는 receiver의 수가 signal net별로 다를 경우 receiver의 부하에 따라서 RC-delay가 다르다는 것이다.
이로 인한 timing skew가 발생할 수 있어서 이러한 문제들을 해결하기 위해 통상적으로 사용하는 방법이 source-termination방법이다. impedance가 다른 만큼 resistor로 보충을 해주고 receiver의 수에 따른 RC-delay도 reflection을 허용하는 범위내에서 조절할 수 있다.


▶8. 신호 Line과 GND/전원을 Coupling한다. 전자계를 상호 Cross시킨다.

GND plane은 refrence 준위가 되는 곳으로 EM field는 gnd에 의해 shield가 된다. 신호 패턴중 noise에 민감한 부분은 shielding을 하게 되는데 보통 physical space rule인 3W-rule을 적용하는 것 이상의 효과를 보기는 어렵다.
또한 이런 shielding은 signal의 속도를 지연시킨다. signal 자신의 EM field energy를 receiver로 보내는데 써야 하지만 GND plane과의 coupling에 소모하기 때문이다. 따라서 고주파 noise에 의한 영향은 감소되나(변화에 늦게 반응) gnd plane과의 capacitance 증가에 의한 RC-delay로 속도는 떨어진다.


출처: http://www.pcb.pe.kr/