설계 100MHz이상의 HighSpeed PCB 설계시 주의사항 및 대처법
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작성자 ATSRO 댓글 0건 조회 12,872회 작성일 19-10-11 15:22본문
★100MHz 이상의 HighSpeed PCB 설계시 주의사항 및 대처법★
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아래의 각 사항들을 염두에 두고 PCB 설계를 한다면 HIGH SPEED PCB 설계 뿐만 아니라 EMI 까지도 감소 시키는 1석 2조의 효과를 거둘수 있다.
▶1. 등장배선:신호의 skew 없이 물리적인길이뿐아니라 L,C의 지연도 고려할 필요가 있다.
(신호선의 두께..) => delay를 고려할 때 크게 두가지가 있다. 순수 wave의 이동에 의한propagation delay와 pattern의 capacitance에 의한 RC-delay이다.통상적인 설계에서는 이 RC-delay성분을 빠뜨리기 쉬우나 실제로 step pulse에 대한 response를 본다면 Td = 0.4Tr 정도로 pattern의 RC-delay가 더 큰 것을 볼 수 있다. 따라서 실제 설계할 때에는 각각의 source-receiver의 loading까지 계산해서 timing 을 맞춰야 하므로 simulator의 도움을 받는 것이 timing fail을 줄일 수 있는 방법이다.
▶2. CLOCK Line을 짧게한다.
clock line을 설계할 때에는 먼저 timing설계를 하고 이를 기준으로 SI(signal integrity)를 개선하는 방향으로 하는 것이 좋다. timing이나 SI기준에 대한 정보가 없을 때에는 가능한 한 대칭형 (H-tree,T-분기)으로 짧게 하는 것이 기본이다.
주의할 점은 이 rule을 따랐을 때에 심각한 over/under shoot이 발생할 수 있다. 최소한의 terminator 공간은 두고 설계하는것이 좋다. 복잡한 timing 설계를 할때는추가의 active 소자를 사용하는 방법과 simulation이나 계산을 통한 guide line을 찾은 후 설계를 한다.
▶3. 기판단은 NoiseLevel이 높다.
기판단 근처에 고속신호을 통하게되면 GND면에 common ModeNoise가 발생한다.
▶4. 배선길이을 짧게한다.
공진,반사의 방지=>pattern의 R_L_C를 계산해서 공진 주파수가 Tr 주파수의 제 3고조파보다최소 100배 이상이 나와야 안정적인 board의 동작을 보장할 수 있다. 100MHz나 1GHz로 동작한다고 할 때 동작 주파수가 중요한 것이 아니라 rising 할 때의 주파수가 중요하다.
왜냐하면 high나 low level 자체에서는 DC가 되기 때문에 실제 AC 성분은 rising/falling time에 생긴다. 보통 100MHz로 동작 시킬 때에 rising time(10-90%)을1ns로 준다면 이 파형을 specctrum analyzer로 분석할 경우 제 3고조파가 energy의 80% 이상을 차지하고 있는 것을 볼 수 있다.
제5고조파이상은 0-10/90-100% 부위에 몰려 있는 것을 볼 수 있는데 이부분은 filter나 termination으로 제거 가능한 부분이다. 제 3 고조파는 보통 x2.5 정도를 하면 된다. 100MHz일경우 3,5,7,...의고조파성분이 함유된다.
(5배을 고려하여 500MHz일 경우)
100MHz의λ/4 ==750mm
500MHz의 λ/4 ==150mm
배선 길이가 λ/4 을 넘을경우 정재파가 발생 하고, 전자파에 의한 방사가 나타난다.
▶5. T분기 금지의 원칙.
신호의 Impedence가 변화하며,반사의 원인이 된다.
T 분기나 H-tree등과 같이 pattern의 분기는 impedance의 mismatching을 가져와 이로 인한 source쪽의 2번째 reflection이 분기점에서 가장가까운 receiver에 나타나게 되는데 이것 또한 여러가지 technique으로 줄일 수 있다. 분기를 사용하지 않고 only ECL구조로는 net를연결하기가 힘드므로 이런 분기형 구조를 사용해야 하는 경우에는각각의 분기에 의한 reflection을 서로 cancelling하도록 하거나 termination을 이용하면 사용하는데 무리가 없다.
▶6. 고속신호 에서는 최대한 Via를 줄인다.
Via에 의한 L성분 증가 방지 때문이다. 대부분 via에 의한 C성분보다는 L성분에 의한 영향이 더 큰 것 이다.
참고로 layer 변경시 가장 유념해야 할 점은 return current path를 지속적으로 확보해야 한다는 것이다. 따라서 제일 좋은 layer변경은 gnd plane을 사이에 두고 사용하는 것이고 두번째가 power plane, 근접한 signal plane간의 전환이며 worst case가 top to bottom이다. return current path가 끊기기 때문이다.
▶7. Driver와 전송선로 임피던스를 일치시킨다.
임피던스의 부정합에 의한 반사의 저감 => impedance mismatching에 의한 reflection을 감소시키는 가장 좋은 방법 이다. 하지만 이것은 현실적으로 어려움이 많다.왜냐하면 각사별 chip의 Driver output impedance는 최대 20ohm 이상씩 차이가 나고 또 Driver의 impedance에 pcb의 impedance를 맞추기가 어렵기 때문이다. 다른 이유는 Driver에 연결되는 receiver의 수가 signal net별로 다를 경우 receiver의 부하에 따라서 RC-delay가 다르다는 것이다.
이로 인한 timing skew가 발생할 수 있어서 이러한 문제들을 해결하기 위해 통상적으로 사용하는 방법이 source-termination방법이다. impedance가 다른 만큼 resistor로 보충을 해주고 receiver의 수에 따른 RC-delay도 reflection을
허용하는 범위내에서 조절할 수 있다.
▶8. 신호 Line과 GND/전원을 Coupling한다. 전자계를 상호 Cross시킨다.
GND plane은 refrence 준위가 되는 곳으로 EM field는 gnd에 의해 shield가 된다. 신호 패턴중 noise에 민감한 부분은 shielding을 하게 되는데 보통 physical space rule인 3W-rule을 적용하는 것 이상의 효과를 보기는 어렵다.
또한 이런 shielding은 signal의 속도를 지연시킨다. signal 자신의 EM field energy를 receiver로 보내는데 써야 하지만 GND plane과의 coupling에 소모하기 때문이다. 따라서 고주파 noise에 의한 영향은 감소되나(변화에 늦게 반응) gnd plane과의 capacitance 증가에 의한 RC-delay로 속도는 떨어진다.
▶9. 리턴패스(path)를 고려한 배선.
고주파에 의한 전류의 리턴은 배선 Pattern에 첨부된 형태로 흐른다. 그 흐름을 분단하지 않도록 전원, GND (Return path)의 고려가 필요 실효 인덕턴스의 감소, 전류의 Roof 면적저감에 의한 EMI감소실현. swiss cheese syndrom이라고도 하는 return path의 절단을 조심 해야 한다.특히 power/gnd plane형에서 signal via에 의한 cheese 형태의 anti-land에 의해 return current path가 막히는 것을 확인해야 한다.
저주파에서는 return current path는 resistance value가 제일 낮은 곳을 찾아 저절로 형성된다. 통상적으로 제일 짧은 단거리 path가 되며, 고주파(100Mhz이상)에서는 inductance가 제일 낮은 곳을 찾아 형성된다.
통상 signal line의 바로 밑이며, 왜냐하면 고주파에서는 inductance가 impedance에 제일 큰 영향을 미치고 inductance의 개념을 loop의 면적 x flux의 수로 볼 수 있기 때문에 line 바로 밑을 흐르는 loop가 inductance가 제일 작기 때문이다. 만일 signal 바로 밑의 return path가 어떤 이유 (via의 anti-pad에 의한 plane의 들어냄,plane형이 아닌 다른 line 형태의 pwr/gnd를 사용함으로써의 return path 부재)에 의해 존재하지 않을 경우 path 를 구성(키르히호프의 법칙)하기 위해 image plane을 찾게 된다.
gnd가 image plane일 경우가 가장 이상적이지만 없을 경우 pwr/other signal line등을 사용하게 되는데 이것이 바로 crosstalk를 일으키게 하는 원인중 하나가 된다.
▶10. Power Connection 위치를 최적화한다.
전원단자에 될수 있는한 가깝게... 기판 전체의 임피던스를 떨어뜨림 (방사 Noise량의 감소) 으로 줄일수 있다.
한정되어 있는 board size에서 전원과 여타 area와의 배치를 어떻게 해야하는가에 대한 답이 나올 수 있다. impedance가 상대적으로 높아도 (capacitance value를 낮춰도) 좋은 area는 어디인가를 찾고 (low freq. operation, noise immunity가 강한 signal이 있는 area, 예를 들어 level 인식 signal등, interface 구조가동일한 area등) 이러한 area는 전원부에서 먼쪽에 배치하고 반대로 noise가 많이 생기거나 영향을 많이 받는 area는 전원부에 가깝게 배치 한다.
board에서는 여러종류의 전원을 사용하는 것이 보통이므로 전원을 바꾸기 위한 voltage regulator나 전원이 나오는 부위 주위에 고속IC를 배치하고 이것이 어려울 경우 tantal capacitor나 용도에 따라 MLCC capacitor(bulk) 를 배치하여 전원에 대한 보상을 해주어야 한다.
▶11. GND는 가능한 한 PLANE화 한다.
Common Noise를 저감. => self capacitance에 의한 안정적인 refrence voltage를 공급하고 noise에 강하며 signal line에 대한 return path를 이상적으로 제공할 수 있다.
chassis나 line 형태는 plane형보다 떨어지며 만일 plane형태가 어려울 경우에는 copper로 보강하게 되는데 copper는 mechanical한 점을 고려하여 board형태에서 symmetric하게 pour 해야 한다. 그렇지 않을 경우 reflower를 통과한 후 board의 twist가 발생할 수 있다.
▶12. 직각 배선을 하지 않는다.
Power Conner부의 선폭변화에 의한 반사(임피던스변화)는 직각(rigth angle) 배선과 45도 배선은 magnetic field를 볼 때 loop의 면적이 다르게 된다. 또한 회전 부위의 바깥쪽과 안쪽의 속도가 다르게 되며, 실제로 전자 현미경으로 관찰하면 직각일 경우 electron이 직각부위에서 부딪쳐 반사되는 것을 볼 수 있다. magnetic field에 의한 crosstalk를 줄일려면 45도 설계를 해야한다.
참고로 이러한 banding을 할경우 12mil pattern banding 하나당 0.2ps정도 속도가 pattern center 기준보다 빨라지게 된다.
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아래의 각 사항들을 염두에 두고 PCB 설계를 한다면 HIGH SPEED PCB 설계 뿐만 아니라 EMI 까지도 감소 시키는 1석 2조의 효과를 거둘수 있다.
▶1. 등장배선:신호의 skew 없이 물리적인길이뿐아니라 L,C의 지연도 고려할 필요가 있다.
(신호선의 두께..) => delay를 고려할 때 크게 두가지가 있다. 순수 wave의 이동에 의한propagation delay와 pattern의 capacitance에 의한 RC-delay이다.통상적인 설계에서는 이 RC-delay성분을 빠뜨리기 쉬우나 실제로 step pulse에 대한 response를 본다면 Td = 0.4Tr 정도로 pattern의 RC-delay가 더 큰 것을 볼 수 있다. 따라서 실제 설계할 때에는 각각의 source-receiver의 loading까지 계산해서 timing 을 맞춰야 하므로 simulator의 도움을 받는 것이 timing fail을 줄일 수 있는 방법이다.
▶2. CLOCK Line을 짧게한다.
clock line을 설계할 때에는 먼저 timing설계를 하고 이를 기준으로 SI(signal integrity)를 개선하는 방향으로 하는 것이 좋다. timing이나 SI기준에 대한 정보가 없을 때에는 가능한 한 대칭형 (H-tree,T-분기)으로 짧게 하는 것이 기본이다.
주의할 점은 이 rule을 따랐을 때에 심각한 over/under shoot이 발생할 수 있다. 최소한의 terminator 공간은 두고 설계하는것이 좋다. 복잡한 timing 설계를 할때는추가의 active 소자를 사용하는 방법과 simulation이나 계산을 통한 guide line을 찾은 후 설계를 한다.
▶3. 기판단은 NoiseLevel이 높다.
기판단 근처에 고속신호을 통하게되면 GND면에 common ModeNoise가 발생한다.
▶4. 배선길이을 짧게한다.
공진,반사의 방지=>pattern의 R_L_C를 계산해서 공진 주파수가 Tr 주파수의 제 3고조파보다최소 100배 이상이 나와야 안정적인 board의 동작을 보장할 수 있다. 100MHz나 1GHz로 동작한다고 할 때 동작 주파수가 중요한 것이 아니라 rising 할 때의 주파수가 중요하다.
왜냐하면 high나 low level 자체에서는 DC가 되기 때문에 실제 AC 성분은 rising/falling time에 생긴다. 보통 100MHz로 동작 시킬 때에 rising time(10-90%)을1ns로 준다면 이 파형을 specctrum analyzer로 분석할 경우 제 3고조파가 energy의 80% 이상을 차지하고 있는 것을 볼 수 있다.
제5고조파이상은 0-10/90-100% 부위에 몰려 있는 것을 볼 수 있는데 이부분은 filter나 termination으로 제거 가능한 부분이다. 제 3 고조파는 보통 x2.5 정도를 하면 된다. 100MHz일경우 3,5,7,...의고조파성분이 함유된다.
(5배을 고려하여 500MHz일 경우)
100MHz의λ/4 ==750mm
500MHz의 λ/4 ==150mm
배선 길이가 λ/4 을 넘을경우 정재파가 발생 하고, 전자파에 의한 방사가 나타난다.
▶5. T분기 금지의 원칙.
신호의 Impedence가 변화하며,반사의 원인이 된다.
T 분기나 H-tree등과 같이 pattern의 분기는 impedance의 mismatching을 가져와 이로 인한 source쪽의 2번째 reflection이 분기점에서 가장가까운 receiver에 나타나게 되는데 이것 또한 여러가지 technique으로 줄일 수 있다. 분기를 사용하지 않고 only ECL구조로는 net를연결하기가 힘드므로 이런 분기형 구조를 사용해야 하는 경우에는각각의 분기에 의한 reflection을 서로 cancelling하도록 하거나 termination을 이용하면 사용하는데 무리가 없다.
▶6. 고속신호 에서는 최대한 Via를 줄인다.
Via에 의한 L성분 증가 방지 때문이다. 대부분 via에 의한 C성분보다는 L성분에 의한 영향이 더 큰 것 이다.
참고로 layer 변경시 가장 유념해야 할 점은 return current path를 지속적으로 확보해야 한다는 것이다. 따라서 제일 좋은 layer변경은 gnd plane을 사이에 두고 사용하는 것이고 두번째가 power plane, 근접한 signal plane간의 전환이며 worst case가 top to bottom이다. return current path가 끊기기 때문이다.
▶7. Driver와 전송선로 임피던스를 일치시킨다.
임피던스의 부정합에 의한 반사의 저감 => impedance mismatching에 의한 reflection을 감소시키는 가장 좋은 방법 이다. 하지만 이것은 현실적으로 어려움이 많다.왜냐하면 각사별 chip의 Driver output impedance는 최대 20ohm 이상씩 차이가 나고 또 Driver의 impedance에 pcb의 impedance를 맞추기가 어렵기 때문이다. 다른 이유는 Driver에 연결되는 receiver의 수가 signal net별로 다를 경우 receiver의 부하에 따라서 RC-delay가 다르다는 것이다.
이로 인한 timing skew가 발생할 수 있어서 이러한 문제들을 해결하기 위해 통상적으로 사용하는 방법이 source-termination방법이다. impedance가 다른 만큼 resistor로 보충을 해주고 receiver의 수에 따른 RC-delay도 reflection을
허용하는 범위내에서 조절할 수 있다.
▶8. 신호 Line과 GND/전원을 Coupling한다. 전자계를 상호 Cross시킨다.
GND plane은 refrence 준위가 되는 곳으로 EM field는 gnd에 의해 shield가 된다. 신호 패턴중 noise에 민감한 부분은 shielding을 하게 되는데 보통 physical space rule인 3W-rule을 적용하는 것 이상의 효과를 보기는 어렵다.
또한 이런 shielding은 signal의 속도를 지연시킨다. signal 자신의 EM field energy를 receiver로 보내는데 써야 하지만 GND plane과의 coupling에 소모하기 때문이다. 따라서 고주파 noise에 의한 영향은 감소되나(변화에 늦게 반응) gnd plane과의 capacitance 증가에 의한 RC-delay로 속도는 떨어진다.
▶9. 리턴패스(path)를 고려한 배선.
고주파에 의한 전류의 리턴은 배선 Pattern에 첨부된 형태로 흐른다. 그 흐름을 분단하지 않도록 전원, GND (Return path)의 고려가 필요 실효 인덕턴스의 감소, 전류의 Roof 면적저감에 의한 EMI감소실현. swiss cheese syndrom이라고도 하는 return path의 절단을 조심 해야 한다.특히 power/gnd plane형에서 signal via에 의한 cheese 형태의 anti-land에 의해 return current path가 막히는 것을 확인해야 한다.
저주파에서는 return current path는 resistance value가 제일 낮은 곳을 찾아 저절로 형성된다. 통상적으로 제일 짧은 단거리 path가 되며, 고주파(100Mhz이상)에서는 inductance가 제일 낮은 곳을 찾아 형성된다.
통상 signal line의 바로 밑이며, 왜냐하면 고주파에서는 inductance가 impedance에 제일 큰 영향을 미치고 inductance의 개념을 loop의 면적 x flux의 수로 볼 수 있기 때문에 line 바로 밑을 흐르는 loop가 inductance가 제일 작기 때문이다. 만일 signal 바로 밑의 return path가 어떤 이유 (via의 anti-pad에 의한 plane의 들어냄,plane형이 아닌 다른 line 형태의 pwr/gnd를 사용함으로써의 return path 부재)에 의해 존재하지 않을 경우 path 를 구성(키르히호프의 법칙)하기 위해 image plane을 찾게 된다.
gnd가 image plane일 경우가 가장 이상적이지만 없을 경우 pwr/other signal line등을 사용하게 되는데 이것이 바로 crosstalk를 일으키게 하는 원인중 하나가 된다.
▶10. Power Connection 위치를 최적화한다.
전원단자에 될수 있는한 가깝게... 기판 전체의 임피던스를 떨어뜨림 (방사 Noise량의 감소) 으로 줄일수 있다.
한정되어 있는 board size에서 전원과 여타 area와의 배치를 어떻게 해야하는가에 대한 답이 나올 수 있다. impedance가 상대적으로 높아도 (capacitance value를 낮춰도) 좋은 area는 어디인가를 찾고 (low freq. operation, noise immunity가 강한 signal이 있는 area, 예를 들어 level 인식 signal등, interface 구조가동일한 area등) 이러한 area는 전원부에서 먼쪽에 배치하고 반대로 noise가 많이 생기거나 영향을 많이 받는 area는 전원부에 가깝게 배치 한다.
board에서는 여러종류의 전원을 사용하는 것이 보통이므로 전원을 바꾸기 위한 voltage regulator나 전원이 나오는 부위 주위에 고속IC를 배치하고 이것이 어려울 경우 tantal capacitor나 용도에 따라 MLCC capacitor(bulk) 를 배치하여 전원에 대한 보상을 해주어야 한다.
▶11. GND는 가능한 한 PLANE화 한다.
Common Noise를 저감. => self capacitance에 의한 안정적인 refrence voltage를 공급하고 noise에 강하며 signal line에 대한 return path를 이상적으로 제공할 수 있다.
chassis나 line 형태는 plane형보다 떨어지며 만일 plane형태가 어려울 경우에는 copper로 보강하게 되는데 copper는 mechanical한 점을 고려하여 board형태에서 symmetric하게 pour 해야 한다. 그렇지 않을 경우 reflower를 통과한 후 board의 twist가 발생할 수 있다.
▶12. 직각 배선을 하지 않는다.
Power Conner부의 선폭변화에 의한 반사(임피던스변화)는 직각(rigth angle) 배선과 45도 배선은 magnetic field를 볼 때 loop의 면적이 다르게 된다. 또한 회전 부위의 바깥쪽과 안쪽의 속도가 다르게 되며, 실제로 전자 현미경으로 관찰하면 직각일 경우 electron이 직각부위에서 부딪쳐 반사되는 것을 볼 수 있다. magnetic field에 의한 crosstalk를 줄일려면 45도 설계를 해야한다.
참고로 이러한 banding을 할경우 12mil pattern banding 하나당 0.2ps정도 속도가 pattern center 기준보다 빨라지게 된다.